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FET3251C0P184C0H2 ABB 輸入輸出模塊

系統(tǒng)的軟件設(shè)計(jì)根據(jù)硬件結(jié)構(gòu)的總體劃分，也可以分為兩大部分來(lái)描述。整個(gè)系統(tǒng)的運(yùn)行如圖2所示，F(xiàn)PGA和DSP各自的程序獨(dú)立運(yùn)行，通過(guò)中斷信號(hào)完成數(shù)據(jù)的實(shí)時(shí)交互。FPGA向DSP方向的指令是通過(guò)FPGA發(fā)送一個(gè)EDMA請(qǐng)求，DSP通過(guò)響應(yīng)EDMA請(qǐng)求，建立EDMA通道，開(kāi)始從FIFO中進(jìn)行預(yù)處理后數(shù)據(jù)的讀取，DSP向FPGA傳輸數(shù)據(jù)時(shí)，通過(guò)向FPGA發(fā)送一個(gè)中斷信號(hào)，讓其從FIFO中把壓縮后的圖像數(shù)據(jù)讀出來(lái)。

整個(gè)系統(tǒng)工作流程可以簡(jiǎn)單描述如下：系統(tǒng)上電后，首先DSP由flash實(shí)現(xiàn)自舉，并運(yùn)行引導(dǎo)程序，之后轉(zhuǎn)入EDMA等待狀態(tài)，F(xiàn)PGA初始化后等待外部圖像采集命令，收到圖像采集命令后開(kāi)始進(jìn)行圖像采集，并對(duì)采集到的圖像進(jìn)行預(yù)處理，預(yù)處理后的圖像經(jīng)過(guò)FIFO緩沖，在存儲(chǔ)一定量的數(shù)據(jù)之后，F(xiàn)PGA通過(guò)半滿(mǎn)信號(hào)向DSP發(fā)送EDMA請(qǐng)求，等待DSP響應(yīng)，DSP一旦收到來(lái)自FPGA的EDMA請(qǐng)求，立即建立EDMA通道，從FIFO中讀取數(shù)據(jù)到L2存儲(chǔ)器，存滿(mǎn)一幀圖像后DSP開(kāi)始圖像壓縮，等待一幅圖像壓縮完成之后，DSP會(huì)向FPGA發(fā)送中斷信號(hào)，F(xiàn)PGA在收到中斷信號(hào)后開(kāi)始從 FIFO中讀取壓縮后的圖像數(shù)據(jù)。一幀數(shù)據(jù)讀完后，判斷編碼信號(hào)是否有效，如果有效則按同樣的規(guī)則對(duì)下一幀圖像進(jìn)行壓縮，如果無(wú)效則通知DSP結(jié)束。

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